تکنیک یادگیری ماشین گوگل برای طراحی تراشه در کمتر از 6 ساعت

 
آی‌تی‌من- در مقاله‌ای که به صورت مشترک از سوی جف دین، مدیر هوش مصنوعی گوگل، محققان مرکز تحقیقات این شرکت و تیم زیرساخت و پیاده‌سازی تراشه گوگل منتشر شده، رویکردی مبتنی بر یادگیری ماشین معرفی شده که می‌تواند با یادگیری از تجربیات گذشته، معماری بهتری برای تراشه‌های کامپیوتری ارایه دهد.

مقاله مذکور مدعی است که این الگوریتم می‌تواند در کمتر از 6 ساعت طراحی نهایی را انجام دهد؛ در حالی که با روش‌های رایج، هفته‌ها طول می‌کشد که متخصصان به معماری مناسب برای تراشه‌ها دست بیابند.

البته این کار چندان هم جدید نیست. مهندسان گوگل در ماه مارس گذشته، مقاله دیگری را منتشر کرده‌ و در آن، تشریح کرده بودند که چگونه با به کارگیری یادگیری تقویتی (reinforcement-learning) می‌توان جاگذاری اجزا و ترانزیستورها روی تراشه را بهینه کرد، به نحوی که موجب کارآیی بیشتر و مصرف انرژی کمتر شود. روش جدید طراحی معماری تراشه نیز بر اساس همان یادگیری تقویتی انجام شده است.

یادگیری تقویتی یکی از گرایش‌های یادگیری ماشینی است که از روانشناسی رفتارگرایی الهام می‌گیرد. این روش بر رفتارهایی تمرکز دارد که ماشین باید برای بیشینه کردن پاداشش انجام دهد.

اگر تکنیک مهندسان گوگل به صورت عمومی در دسترس قرار گیرد، استارتاپ‌هایی که منابع گسترده مالی ندارند نیز می‌توانند به طراحی تراشه‌های خود برای هوش مصنوعی یا سایر نیازمندی‌ها بپردازند. علاوه براین، این تکنیک می‌تواند به کوتاه شدن چرخه طراحی تراشه کمک کند و در نتیجه سخت‌افزارها با سرعت بیشتری با نیازها قابلیت تطبیق بیابند.

جف دین سال گذشته در مصاحبه‌ای با ونچربیت گفته بود: هم اکنون در فرایند طراحی تراشه‌ها، ابزارهای طراحی ویژه‌ای به کار گرفته می‌شود که می‌تواند در چیدمان ترانزیستورها کمک کند؛ اما استفاده از این ابزار نیازمند افرادی برای جاگذاری ترانزیستورها و متخصصانی است که با این ابزارها کار کنند و بارها و بارها به سعی و خطا بپردازند.

وی افزوده بود: فرایند رسیدن از طراحی به قرارگرفتن واقعی ترانزیستورها در یک معماری دلخواه روی تراشه و فایق آمدن بر محدودیت‌هایی مثل طول سیم‌کشی و قدرت موردنیاز و پروسه تولید چند هفته طول می‌کشد. وی در ادامه گفته بود: قطعا می‌توانیم یک مدل یادگیری ماشین داشته باشیم که انجام فرایند جاگذاری ترانزیستورها روی تراشه را فرابگیرد.

رویکرد این مهندسان، تهیه یک گراف از گیت‌های منطقی، حافظه و سایر قطعات روی سطح تراشه، به گونه‌ای است که طراحی از نظر قدرت، کارآیی و اندازه بهینه باشد و در عین حال محدودیت‌های تراکم قطعات و مسیریابی را نیز لحاظ کند.